systemverilog新增的always_comb，always_ff，和always_latch语句

在Verilog中，设计组合逻辑和时序逻辑时，都要用到always： 仅从关键字上，看不出设计者想要一个什么样的电路。 SystemVerilog把always关键字细化了。对不同的 ...